verilog-merge

将拆分后的 Verilog 子模块合并回完整 RTL（merged.v），并在合并过程中执行 Verible 语法/风格检查；当等价性检查返回 warning 或仿真结果不一致时，调用 testbench-generator 生成测试平台（tb），并使用 iverilog + vvp 完成行为等价验证；若验证失败，需定位并修复端口位宽与方向、always 块语义（如 reset/enable 逻辑、阻塞与非阻塞赋值、case/default 分支覆盖）、组合逻辑漏赋值等问题，直至验证通过。 适用场景：需将 partition 拆分后的 Verilog 子模块重新合并为完整设计，或等价性检查无法稳定给出明确结论时。 触发条件包括：运行 agent_merge.py 合并 partition workspace、等价性检查返回 warning、merged.v 与原始 RTL 存在不一致、需要进行 iverilog 行为级验证等。 淘宝搜索「AI灵匣」

存档时间线

版本索引永久保留；内容副本只保留最新 1 份，更早版本仅留索引与哈希（存档时间线的证据链不会因此断裂）。

下载存档内容副本