sv-coding-rules

在划分FPGA模块或编写/审查/重构可综合的SystemVerilog RTL代码时（sv_coding_rules）使用此规则。默认时钟为sys_clk，默认复位为sys_rst_n（异步低电平有效复位）。采用三段式状态机设计，使用cs_state/ns_state（禁止使用裸的cs_/ns_命名）。多状态机时采用cs_<machine>/ns_<machine>命名方式。显式编写if/else if状态转移路径，信号命名采用i_/o_/w_/r_/s_/m_前缀，添加SPEC注释，保留o_dbg_cs_state调试端口，异步FIFO/RAM/交换模块使用厂商IP核。适用于模块划分、编码、重构、状态机设计、三段式结构、cs_state、sys_clk、sys_rst_n、异步复位、命名规范、注释说明、IP核使用等场景。不适用于开放式架构探索、XDC约束编写/时序收敛、UVM验证或板级调试阶段。

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