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verilog-rtl-style
依据 IEEE Std 1364-2005 编写、重构和审查可综合 Verilog RTL，强调硬件结构、时钟周期语义、wire/reg 类型使用、组合与时序过程块、阻塞与非阻塞赋值、位宽与符号处理、模块层次化设计以及 generate 语句应用。用于新增或修改 .v 格式的 RTL 代码、开展代码评审、进行 lint 工具问题整改、消除类 C 语言风格的控制流写法，并在 JESD204B 等工程项目中统一 Verilog 编码风格；若项目受限于 Verilog-2001 标准，则采用更严格的语言子集规范执行。
模型生成摘要（rules/v1 · 2026-11-14 18:04）：依据 IEEE Std 1364-2005 编写、重构和审查可综合 Verilog RTL，强调硬件结构、时钟周期语义、wire/reg 类型使用、组合与时序过程块、阻塞与非阻塞赋值、位宽与符号处理、模块层次化设计以及 generate 语…
这是模型对公开材料的总结，不是官方声明，请以原链内容为准。
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存档时间线
| 版本 | 存档时间 | 内容哈希 | 内容 |
|---|---|---|---|
| v1 | 2026-11-14 18:03 | 08e3f414 | 可取 |
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