verilator-simulation

在规划或审查基于 Verilator 的 SystemVerilog 设计仿真流程时使用。涵盖 lint 分析、仿真设置、波形/跟踪调试、基于覆盖率的验证以及 C++ 协同仿真。不适用于商业 EDA 工具（请使用 verification-methodology）或 RTL 设计流程（请使用 chip-design-flow）。

模型生成摘要（rules/v1 · 2026-11-13 16:19）：在规划或审查基于 Verilator 的 SystemVerilog 设计仿真流程时使用
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版本	存档时间	内容哈希	内容
v1	2026-11-13 16:19	eb041c57	可取

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